Récepteur LVDS, SN65LVDS32D, Quadruple LVTTL 100Mbps, SOIC, 16 broches
Documents techniques
Spécifications
Brand
Texas InstrumentsNombre de drivers
4
Type d'entrée
LVDS
Type de sortie
LVTTL
Interface
CI pour récepteur
Taux de transfert de données
100Mbps
Nombre d'éléments par circuit
4
Type de montage
CMS
Type de conditionnement
SOIC W
Nombre de broches
16
Tension de seuil haute d'entrée différentielle
100mV
Tension de seuil basse d'entrée différentielle
-100mV
Dimensions
9.9 x 3.91 x 1.58mm
Taille
1.58mm
Longueur
9.9mm
Tension d'alimentation fonctionnement maximum
3.6 V
Température de fonctionnement minimum
-40 °C
Température d'utilisation maximum
85 °C
Largeur
3.91mm
Tension d'alimentation de fonctionnement minimum
3.0 V
Détails du produit
Sérialiseur/désérialiseur FlatLink/FPD-Link, Texas Instruments
Emetteurs LVDS à utiliser avec les liaisons FPD de 24 bits (écran plat) fonctionnant à 65 et 85 MHz.
Entrées LVCMOS/LVTTL
Fonctionnement à faible alimentation de 3,3 V
Horloge de données d'émetteur PLL
Conforme à la norme TIA/EIA-644 LVDS
LVDS Communication
Low Voltage Differential Signaling, or LVDS, is an electrical signaling system that can run at very high speeds over cheap, twisted-pair copper cables.
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€ 3,23
€ 3,23 Each (hors TVA)
Standard
1
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| Quantité | Prix unitaire |
|---|---|
| 1 - 7 | € 3,23 |
| 8 - 19 | € 2,72 |
| 20+ | € 2,59 |
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4
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LVDS
Type de sortie
LVTTL
Interface
CI pour récepteur
Taux de transfert de données
100Mbps
Nombre d'éléments par circuit
4
Type de montage
CMS
Type de conditionnement
SOIC W
Nombre de broches
16
Tension de seuil haute d'entrée différentielle
100mV
Tension de seuil basse d'entrée différentielle
-100mV
Dimensions
9.9 x 3.91 x 1.58mm
Taille
1.58mm
Longueur
9.9mm
Tension d'alimentation fonctionnement maximum
3.6 V
Température de fonctionnement minimum
-40 °C
Température d'utilisation maximum
85 °C
Largeur
3.91mm
Tension d'alimentation de fonctionnement minimum
3.0 V
Détails du produit
Sérialiseur/désérialiseur FlatLink/FPD-Link, Texas Instruments
Emetteurs LVDS à utiliser avec les liaisons FPD de 24 bits (écran plat) fonctionnant à 65 et 85 MHz.
Entrées LVCMOS/LVTTL
Fonctionnement à faible alimentation de 3,3 V
Horloge de données d'émetteur PLL
Conforme à la norme TIA/EIA-644 LVDS
LVDS Communication
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