Documents techniques
Spécifications
Brand
NexperiaFonction logique
Inverter
Type d'entrée
Schmitt Trigger
Nombre d'éléments par circuit
6
Entrée de trigger de Schmitt
Yes
Délai de propagation maximum @ capacité de charge maximum
15 ns @ 3.3 V, 20 ns @ 2.7 V, 27 ns @ 2 V, 80 ns @ 1.2 V
Courant de sortie niveau haut maximum
-12mA
Tension de sortie niveau bas maximum
12mA
Type de montage
CMS
Type de boîtier
SOIC W
Nombre de broche
14
Famille logique
LV
Dimensions
8.75 x 4 x 1.45mm
Hauteur
1.45mm
Tension d'alimentation fonctionnement maximum
5.5 V
Température de fonctionnement minimum
-40 °C
Condition de test du délai du propagation
50pF
Température d'utilisation maximum
+125 °C
Longueur
8.75mm
Largeur
4mm
Tension d'alimentation de fonctionnement minimum
1 V
Pays d'origine
Thailand
Détails du produit
Famille 74LV, Nexperia
Logique CMOS basse tension
Tension d'utilisation : 1 → 5,5
Compatibilité : Entrée LVTTL/TTL, Sortie LVCMOS
74LV Family
Prix sur demande
Paquet de production (Tube)
1
Prix sur demande
Les informations sur le stock sont temporairement indisponibles.
Paquet de production (Tube)
1
Les informations sur le stock sont temporairement indisponibles.
Documents techniques
Spécifications
Brand
NexperiaFonction logique
Inverter
Type d'entrée
Schmitt Trigger
Nombre d'éléments par circuit
6
Entrée de trigger de Schmitt
Yes
Délai de propagation maximum @ capacité de charge maximum
15 ns @ 3.3 V, 20 ns @ 2.7 V, 27 ns @ 2 V, 80 ns @ 1.2 V
Courant de sortie niveau haut maximum
-12mA
Tension de sortie niveau bas maximum
12mA
Type de montage
CMS
Type de boîtier
SOIC W
Nombre de broche
14
Famille logique
LV
Dimensions
8.75 x 4 x 1.45mm
Hauteur
1.45mm
Tension d'alimentation fonctionnement maximum
5.5 V
Température de fonctionnement minimum
-40 °C
Condition de test du délai du propagation
50pF
Température d'utilisation maximum
+125 °C
Longueur
8.75mm
Largeur
4mm
Tension d'alimentation de fonctionnement minimum
1 V
Pays d'origine
Thailand
Détails du produit
Famille 74LV, Nexperia
Logique CMOS basse tension
Tension d'utilisation : 1 → 5,5
Compatibilité : Entrée LVTTL/TTL, Sortie LVCMOS


